DDR存儲器的定義與終端布局
來源：http://www.benpai.com.cn 作者：金洛鑫電子 2019年01月17
我們?nèi)粘Ｉ钪惺褂玫暮芏喈a(chǎn)品設(shè)備都帶有DRR儲存器,常見的有服務(wù)器,PC,智能手機,gps等.那么什么是DRR?DRR就是雙倍速率同步動態(tài)隨機儲存器,DDR內(nèi)存是在SDRAM內(nèi)存基礎(chǔ)上發(fā)展而來的，因此對于內(nèi)存廠商而言，只需對制造普通SDRAM的設(shè)備稍加改進，即可實現(xiàn)DDR內(nèi)存的生產(chǎn)，可有效的降低成本。
終止雙倍數(shù)據(jù)速率（DDR）存儲器信號的目的是保持信號完整性。電路板設(shè)計人員必須正確終止信號線和貼片晶振，并有效利用布局空間來實現(xiàn)這一目標。通過選擇具有適當阻抗值的BGA端接陣列，設(shè)計人員可以實現(xiàn)這一目標。
DDR存儲器的終止標準.
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所需的終止樣式基于DDR內(nèi)存應用程序。滿足EIA/JEDEC標準JESD8-9A正確信號處理要求的兩類終端如圖1和圖2所示。在0-2.5伏邏輯交換范圍內(nèi)工作的2.5VI/O存儲器總線標準是SSTL_2,該標準適用于高速DDRSDRAM接口。DDR本質(zhì)上不需要提高時鐘頻率就能加倍提高SDRAM的速度，它允許在時鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，因而其速度是標準SDRAM的兩倍.
終止方法可以利用BGA樣式封裝提供的緊湊路由。建議使用I類電阻器端接方法以獲得最佳性能。它減少了所需的石英晶振元件數(shù)量/位置和電路板空間，同時提供更簡單的信號路由，更少的反射以及更好的帶寬和穩(wěn)定性。VTT等于VREF，等于VDD的50％。VTT必須始終保持低于0.040伏特的VREF偏移。建議使用多個并聯(lián)電容去耦，并應特別注意盡量減少ESR和ESL。
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圖3展示了將雙通電容器集成到BGA部件中的優(yōu)勢。設(shè)計人員應在頂部PCB層上安裝0.050“寬的VTT端接島，以優(yōu)化印刷電路板（PCB）布局和布線。VSS平面位于下埋PCB層，如果可能，應該沒有插槽。
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通過正確選擇元件并仔細關(guān)注布局和布線技術(shù)，可以非常有效地解決DDR存儲器終端解決方案。DDR運用了更先進的同步電路，使指定地址、數(shù)據(jù)的輸送和輸出主要步驟既獨立執(zhí)行，又保持與CPU完全同步. BGA電阻器或有源晶振端接收器為完成此任務(wù)提供了最有效的方法。
終止雙倍數(shù)據(jù)速率（DDR）存儲器信號的目的是保持信號完整性。電路板設(shè)計人員必須正確終止信號線和貼片晶振，并有效利用布局空間來實現(xiàn)這一目標。通過選擇具有適當阻抗值的BGA端接陣列，設(shè)計人員可以實現(xiàn)這一目標。
DDR存儲器的終止標準.
終止方法可以利用BGA樣式封裝提供的緊湊路由。建議使用I類電阻器端接方法以獲得最佳性能。它減少了所需的石英晶振元件數(shù)量/位置和電路板空間，同時提供更簡單的信號路由，更少的反射以及更好的帶寬和穩(wěn)定性。VTT等于VREF，等于VDD的50％。VTT必須始終保持低于0.040伏特的VREF偏移。建議使用多個并聯(lián)電容去耦，并應特別注意盡量減少ESR和ESL。
終端電阻應盡可能靠近雙列直插式內(nèi)存模塊（DIMM）插槽，以最大限度地減少信號路由長度。如果使用電阻陣列或僅帶終端電阻的BGA網(wǎng)絡(luò)，雙通電容應放置在VTT終端島和VSS平面之間，每兩個終端電阻至少有一個0.01μF電容，間隔均勻。采用任何一種端接方法，PCB應在端接島的每端包含一個10μF鉭電容，用于批量去耦。圖3顯示了采用帶終端電阻和雙極電容的BGA封裝的完整終端解決方案示例。
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